Die Fraunhofer-Institute IIS, AISEC und EMFT stellen mit dem RISC-V-Secure-Element einen Sicherheitschip vor, der nach Angaben der Beteiligten vollständig in Deutschland designt und gefertigt wurde. Das Design basiert auf transparenter Open-Source-Hardware, integriert Post-Quanten-Kryptografie und ist als eigenständiger Chip oder als System-on-Chip-Komponente einsetzbar. Ziel ist es, Unternehmen einen anpassbaren Vertrauensanker mit Ansprechpartnern in der EU für vernetzte Geräte zu bieten und sie dabei zu unterstützen, die Anforderungen des europäischen Cyber Resilience Act (CRA) zu erfüllen.
Ausgangspunkt des Chips ist das offene Hardware-Design OpenTitan. Die Forschenden betonen, dass die allgemeine Zugänglichkeit solcher Open-Source-Hardware Vertrauen schaffe und einen langfristig gesicherten Zugang zur Technologie ermögliche.
Aufbauend auf dieser Basis haben die beteiligten Fraunhofer-Institute einen Chip entwickelt, der in der GlobalFoundries 22nm FDSOI-Technologie in Dresden gefertigt wurde. Den Beteiligten zufolge schafft die Entwicklung und Fertigung in Deutschland technologische Souveränität und Transparenz über die gesamte Wertschöpfungskette. „Transparenz ist beim Thema Sicherheit besonders wichtig. Unser Ziel war es deshalb, aus öffentlich verfügbarer Hardware einen Chip zu bauen, der in Deutschland designt und gefertigt wird, um so eine durchgängige Transparenz herzustellen“, sagt Andreas Seelos-Zankl, Projektleiter am Fraunhofer AISEC.
Anpassbare Sicherheit für viele Geräteklassen
Als weiteren Vorteil beschreiben die Beteiligten die Anpassbarkeit. In der Pressemitteilung wird betont, dass durch die enge Kooperation mit dem Chiphersteller GlobalFoundries mit Standort in Dresden Varianten mit speziellen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen auch in kleineren und mittleren Stückzahlen realisiert oder als kundenspezifischer Vertrauensanker in einem größeren System-on-Chip integriert werden können. Dies sei ein entscheidendes Alleinstellungsmerkmal des Fraunhofer RISC-V-Secure-Elements: „Für große Chiphersteller ist es nicht wirtschaftlich, Chipvarianten in kleinen Stückzahlen zu fertigen. Wir können die nötigen Anpassungen vornehmen und Unternehmen so auch kleinere Stückzahlen ermöglichen“, erklärt Seelos-Zankl.
Das Fraunhofer RISC-V-Secure-Element soll langfristig dazu beitragen, dass vertrauenswürdige Hardware in deutlich mehr Alltags- und Industriegeräten integriert wird. Um dieses Ziel zu erreichen, arbeiten die beteiligten Fraunhofer-Institute an nachfolgenden Chipvarianten. Dr. Augusto Wankler Hoppe, technischer Projektleiter am Fraunhofer IIS, erklärt, warum es so wichtig ist, Sicherheit direkt in der Hardware zu verankern: „Cybersicherheit lässt sich nicht nachträglich hinzufügen. Sie muss von Anfang an im Silizium verankert sein. Mit unserem RISC-V-Secure-Element haben wir eine offene, europäische Hardware-Root-of-Trust entwickelt, die sowohl heutigen Angriffen als auch den Anforderungen der Post-Quantum-Ära und regulatorischen Vorgaben wie dem Cyber Resilience Act gewachsen ist.“
Wie beteiligen sich die Institute?
Das Fraunhofer IIS verantwortet im Projekt die Konzeption und Umsetzung des RISC-V-Secure-Elements. Darüber hinaus begleitet das Institut den gesamten Entwicklungsprozess von der Architektur und dem Chipdesign über Prototyping und Integration bis hin zur Vorbereitung auf regulatorische Anforderungen.
Das Fraunhofer AISEC bringt seine Forschungsarbeit zur Post-Quanten-Kryptografie in das Projekt ein. Die Forschenden haben Verfahren für das Secure-Element so umgesetzt, dass Operationen trotz begrenzter Rechenleistung im Millisekundenbereich bleiben und laut den Beteiligten praxistauglich sind. Darüber hinaus fließt die Cybersecurity-Expertise des Fraunhofer AISEC in alle Designphasen sowie in die Security-Analyse und -Verifikation des Secure-Elements ein.
Ob Open-Source-Hardware physischen Angriffen standhält und wirklich sicher ist, soll in Labortests geprüft werden. Das Fraunhofer AISEC wird deshalb die physische Widerstandsfähigkeit des RISC-V-Secure-Element in seinem Common Criteria (CC) EAL7 zertifizierten Hardware-Sicherheitslabor evaluieren. Eingesetzt werden dabei verschiedene Verfahren wie Seitenkanalanalysen, Fehlerangriffe und optische Analyse. Wie betont wird, verfügt das Fraunhofer AISEC als zentraler Partner des OpenTitan-Projekts für Sicherheitstests hier über besondere Expertise.
Komplementär dazu wird die Funktionalität des RISC-V-Secure-Elements auf Prozessebene auch im CC EAL6 zertifizierten Sicherheitslabor des Fraunhofer EMFT mit Reverse-Engineering-Analyseverfahren geprüft. Zum Einsatz kommen u.a. licht- und infrarotmikroskopische Verfahren sowie ein speziell entwickeltes Chip-Scanning mittels Rasterelektronenmikroskopie. Laut Pressemitteilung erreichen diese Verfahren Auflösungen im Nanometerbereich und können selbst kleinste Strukturen des RISC-V-Secure-Elements sichtbar machen.
